復雜度日益增加的系統設計要求高性能FPGA的設計與
PCB設計平行進行。透過整合FPGA和PCB設計工具以及采用高密度互連(HDI)等先進的制造制程，這種設計方法可以降低系統成本、最佳化系統性能并縮短設計周期。
電子產業背后的推動力是對更快、更便宜的產品的需求以及在競爭廠商之前將產品推向市場。IC技術的進步一直以來就是促使功能增加和性能提高的主要因素之一，而FPGA技術也一直以非常快的速度在發展。與過去FPGA僅僅用作膠合邏輯不同的是，現在FPGA已經被用來實現主要系統功能。FPGA的邏輯閘數已達1,000萬，核心速度達到400MHz，能提供高達11Gbps的下一代晶片間通訊速度。而與此同時，它仍然保持著非常合理的成本，因此，與ASIC和定制IC相比，FPGA是一種更具有吸引力的選擇。
IC和FPGA技術的進步對下游產業產生的效應影響到了PCB產業，這些高接腳數和高性能封裝推動新的PCB生產及設計技術具有諸如嵌入被動元件、Gb訊號和EMI分析等功能，并對專用的高密度和高性能布線提出了需求?；镜南到y設計方法也在產生變化，對FPGA和PCB的設計可以平行進行以降低系統成本、最佳化系統性能并縮短設計周期。
PCB和FPGA一般是在不同的設計環境下建立，過去這些設計方案很少相互溝通。然而，隨著高性能、高密度FPGA元件的日益流行，為滿足緊湊的上市時間表，如今PCB和FPGA設計團隊必須平行工作，不斷地交換數據和資訊以確保整個系統設計獲得成功。
當在PCB上實現高階FPGA時，設計工程師面臨性能最佳化和系統設計生產率的雙重挑戰。設計工程師必須問自己：是什么問題使得過程慢了下來？需要做什么來獲得最佳性能？這些問題的答案可幫助他們找出可實現更小、更便宜和更快系統的解決方案。
設計效率的挑戰
設計工程師需要平行設計PCB和FPGA時，FPGA設計工程師再也不能像以前那樣獨立地設計，然后將完成的FPGA設計交給PCB設計工程師就可了事。一個有競爭力的設計要求FPGA和PCB設計工程師從上至下的協作，各自做些折衷以保證最后得到一個最佳系統。平行設計的好處是它能減少設計周期、最佳化系統性能并降低制造成本。
平行設計的挑戰在于FPGA布局和布線工具得到的結果需要淮確、迅速地映射到原理圖和PCB布局中，同時PCB設計的任何改變也必須在FPGA上更新。傳統的設計過程是先設計FPGA，然后再將它們交給PCB設計工程師進行電路板實現，如今這種做法不再可行。
如果FPGA設計/合成、布局/布線以及PCB設計環境沒有被整合，FPGA和PCB方案之間的溝通必須用人工的方法來實現。對于有幾百個接腳的小型FPGA，這可能還可以接受，但是，如今很多設計擁有多個高度復雜的FPGA，使用這種方法進行資訊溝通將非常浪費時間，并容易出錯。僅僅是高接腳數FPGA的PCB原理圖符號的建構和更新，就可以凸顯這個問題。
另外一個問題涉及到PCB上的大型FPGA。與小型FPGA的符號不同，大型FPGA的單個符號在一張原理圖放不下。這些符號必須透過功能分組被分成幾個符號，并在FPGA的設計反覆過程中保持不變。
FPGA設計工程師花費大量時間調整性能、選擇正確的I/O接腳驅動器/接收器，然而FPGA的設計并非僅受FPGA設計工程師的控制。當在PCB上進行FPGA的布局和布線時，設計環境可能要求改變FPGA的接腳分配，如果PCB工具中沒有FPGA設計規則，這可能成為一個重覆而費時的過程。
此外，FPGA的I/O分配也成了一個系統問題。設計工具需要能夠管理接腳分配，但它們必須能被PCB和FPGA設計工程師用來溝通接腳約束。PCB設計工程師無法產生一個阻止FPGA時序收斂的條件，而FPGA設計工程師也不能產生一個阻止系統時序收斂的條件。
FPGA的32位元匯流排必須直接與左邊連接器進行通訊，這是一個高速匯流排，其上所有網路必須匹配以獲得適當的偏斜控制。
為使所有的走線長度與最長網路相匹配，布線器增加很多蛇形走線。從PCB布線的角度來看，其結果是一團糟：有很多額外的擁塞、太多額外的走線以及一個工作性能并非最佳的匯流排。
布線器也對所有的走線長度與最長走線進行了匹配。即使這樣，每條走線的長度也只有1.8英吋，而此前為3.2英吋，更短的匹配長度使匯流排延遲減少到320皮秒。這種性能最佳化是整合FPGA和PCB設計過程的結果，它可獲得理想的FPGA接腳圖。
這個例子說明了在PCB上裝配FPGA可能存在的挑戰，包括：額外的擁塞需要更長的PCB設計時間完成布線；并非最佳的系統性能；額外的布線要求額外的PCB層，進而增加制造成本。
功能方面的障礙
IC和FPGA元件已經過最佳化以便得到更高性能，例如，它們現在能夠實現每秒數Gb的串列通訊性能。從時序收斂、訊號完整性以及全面降低PCB布線密度的角度來看，這種方法有以下幾個優點：
1．時序?；礇]那么嚴格：時脈包含在串列訊號內，因此設計工程師不需要管理時脈和數據之間的時序；
2．改善訊號完整性：所有訊號都使用差分線對，可提高訊號品質；
3．布線簡化：串列訊號沿一條路徑(實際上是差分線對)傳輸，而不是在具有多條走線的匯流排上平行傳輸，這意味著互連需要較少的走線和層數；
4．晶片上端接：透過在FPGA內整合可變電阻端接器，板上需要的表面黏著元件更少，可以節省空間并提高性能。在更新的元件裡還包含了晶片上電容，可節省更多的空間。
在系統中使用這些高階FPGA則使PCB設計成為整個系統設計取得成功的關鍵途徑，其中系統必須能高速執行，并具有生產成本效益，還能按時完成設計。
每秒數Gb的通訊速度要求一套能夠進行訊號走線并驗證的全新工具。這時PCB上的走線、連接器和過孔也需要消耗功率，必須小心地對它們建模，用經典的訊號完整性分析方法計算延遲、過衝/下衝和串擾。另外還必須用理解位元模式、預加重、均衡和眼圖，對工作在GHz頻率范圍的串列連接進行建模。EDA和FPGA供應商也正在協作，以‘設計套件’的形式提供淮確的元件模型、設計約束和參考設計，這都將提高設計品質并縮短設計周期。
串列I/O還需要由公共系統約束驅動的改進的PCB布局和布線技術，另外還須根據最大的匹配延遲以及用到的過孔數量嚴格控制差分線對的走線。
先進的PCB制造技術
高階FPGA的高接腳數和高接腳密度產生的另一個挑戰是需要將FPGA裝配到PCB上，然后再將它們連接到板上的其它IC。在很小的面積上有如此多接腳，以致采用普通PCB制造制程幾乎不可能進行內部連線。其結果是，這些元件促進了先進PCB制造技術的采用，例如高密度互連(HDI)以及嵌入被動元件等。
HDI在PCB上使用IC制造技術。HDI層沉積在傳統PCB壓合層上(例如FR4)，可以制造出很窄的走線和很小的過孔(微過孔)，并很容易使扇出遠離高密度封裝，通常是球柵陣列(BGA)或晶片級封裝(CSP)。另外，使用這些HDI技術還需要能夠理解這種PCB和IC混合生產技術的專用PCB布局軟體。
HDI/微過孔的好處包括：
1.減少產品尺寸：PCB基板的高度和厚度降低，體積也減小了；
2.增加走線密度：每個元件的連線更多，而元件布置得更緊密；
3.降低成本：HDI能減少電路板的層數和面積，使每塊大的裸板能產出更多電路板，削減生產成本；
4.改善電氣性能：HDI的寄生效應只有通孔的十分之一，其引線更短，噪音裕量更大；
5.降低無線電干擾(RFI)/EMI：因為地平面更接近或者就在表層，可利用地平面的分布電容，大大減少RFI/EMI；
6.提高散熱效率：HDI層的絕緣介質很薄，溫度梯度很高，可提高散熱性能；
7.提高設計效率：微過孔使雙面布局變得容易，還改善了元件接腳的走線(在焊盤上打過孔)，因而留出更多的內層布線空間；
8.提高良品率(DFM)：由于間隙很小，HDI板幾乎不需要壓合；
9.減少層數：通常需要10到12層板的表面貼技術(SMT)，采用HDI制造制程只需6層就可以實現；
10.縮短設計周期：由于采用埋孔，布線空間更充足，可顯著減少設計時間。
此外，這些高接腳數元件需要很多去藕電容和端接電阻以保證工作性能，傳統的SMD被動元件會佔用表面層的寶貴面積。透過將這些被動元件嵌入到PCB內層，PCB的尺寸可大幅減少，同時性能也能得到提高。
嵌入被動元件具有很多優點，包括：
1.增加設計密度：將被動SMD移入到內層能讓其它元件布置得更緊密；
2.降低系統成本：雖然額外的步驟將增加生產成本，但是透過減少SMD并使電路板面積最小化，可降低整體系統成本；
3.減輕系統重量和電路板面積：去除SMD能減少電路板尺寸和重量；
4.提高性能：被動元件可以非?？拷鲃釉@可減少電感，提高性能；
5.提高可靠性和品質：需要裝配的SMD越少意味著潛在的焊接故障越少；
6.增加功能：為增加功能創造了機會，而不用擔心減少設計面積；
就像其它任何新興技術一樣，隨著支援它們的基礎技術的發展，其成本將下降。嵌入被動元件技術便是如此，它曾經僅用于非常先進的設計，但現在它甚至用在那些要求小尺寸、高功能的消費類產品中。
嵌入被動元件的設計關鍵是要有便于高效設計的自動化工具。如果由人工來定義庫元件，那么要設計具有不同參數值和公差的數百個被動元件是不可能的，它需要由電阻和電容特性參數(來自零配件供應商)驅動的自動綜合算法。這些綜合算法驅動那些分析所有被動元件所需的權衡工具，并幫助確定最佳材料組合和外形尺寸。這些權衡工具有助于減少電路板上的元件數量，減少生產步驟和最終成本。
本文小結
從事電子產品設計的公司需要FPGA工具和PCB設計工具進行緊湊、雙向地整合，還需要EDA和FPGA供貨商緊密合作。有了這種整合與合作，他們才能達到上市時間和性能的目標，否則日益增加的系統設計復雜度將使設計過程停滯不前，并最終消減或吞噬公司的利潤。
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